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Autor Thema: [News] TSMC verschiebt 40 nm Prozess  (Gelesen 505 mal)
 
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HT4U_Newsbot
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« am: 07. Juli 2008, 12:45:03 »
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TSMC verschiebt 40 nm Prozess
                 



Hier geht es zur News: http://ht4u.net/news/2110_tsmc_verschiebt_40_nm_prozess            
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mobby83
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« Antworten #1 am: 07. Juli 2008, 13:57:47 »
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da bei ca 30nm sowie schluss ist, müssen sich die Hersteller langsam aber sicher andere Methoden überlegen, um noch schneller und sparsamer zu werden... Das kann noch interessant werden
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Wer hat der kann
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« Antworten #2 am: 07. Juli 2008, 16:45:28 »
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Vielleicht gibt es dann vermehrt deutlich neuere Architekturen. Für Intel sicher kein Problem/keine Kunst mit derartig viel Ressourcen (Geld, Personal, usw.), für AMD wirds aber schwierig mit deratig begrenzten bzw. mangelnden Ressourcen, wenn sich die wirtschaftliche Situation bis dahin nicht merklich ändert.
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Caradhras
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alles schön nacheinander... und doch verwirrt


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« Antworten #3 am: 07. Juli 2008, 18:05:58 »
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Forschen AMD/Intel eigentlich bereits auf dem Gebiet der Quantencomputer?
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Ubuntu 8.04/WinXP-Dualboot
Thomas
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9459367
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« Antworten #4 am: 07. Juli 2008, 20:48:28 »
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Was ich so sehe, ist zumindest bis hinab zu 9 nm noch kein tödliches Hindernis zu erkennen, allerdings wird sich das Tempo verlangsamen. Die ITRS-Roadmap spricht vom 11 nm-Knoten (7,5 nm MPU Printed Gate Length, 4,5 nm MPU Physical Gate Length) erst 2022

Um die notwendigen Eckpunkte (Vt, EOT, IDsat usw.) zu erreichen ist aber durchaus noch Arbeit zu erledigen, mittelfristig wird die Planartechnologie in vertikale Bauelemente gehen müssen. MuGFETs wie der Fin-FET sind hier die vielversprechendste Entwicklung.

Bei Interesse an der Materie kann die Lektüre des Executive Summary und der Berichte der Teilbereiche empfohlen werden.
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Byron
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« Antworten #5 am: 07. Juli 2008, 21:49:39 »
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Um die notwendigen Eckpunkte (Vt, EOT, IDsat usw.) zu erreichen ist aber durchaus noch Arbeit zu erledigen, mittelfristig wird die Planartechnologie in vertikale Bauelemente gehen müssen. MuGFETs wie der Fin-FET sind hier die vielversprechendste Entwicklung.

 Grinsend Wer Thomas verstanden hat hebe bitte die Hand.
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« Antworten #6 am: 07. Juli 2008, 22:55:30 »
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Ich sehe das ganz ähnlich wie Thomas, muss ich sagen.
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Flasher
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99496305 vegetto3000
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« Antworten #7 am: 08. Juli 2008, 01:01:43 »
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Grinsend Wer Thomas verstanden hat hebe bitte die Hand.

Er will damit sagen, dass es wohl kein großartiges Problem sein wird bis auf 9nm Strukturgröße herunter zu skalieren. Erst dann wird man große Mühe haben die Strukturgröße weiter zu verkleinern. Ausserdem sagt er, dass man wohl mittelfristig zu "drei-dimensionalen" chip-architekturen wechseln wird.  Zwinkernd Stimmt das so ungefähr Thomas?!  Grinsend

@Caradhras

Forschung im Bereich der Quantencomputer wird vor allem von IBM in Verbindung mit allen möglichen Instituten und Universitäten betrieben. Dass sich AMD und Intel dabei sonderlich engagieren habe ich bisher noch nicht gehört.
« Letzte Änderung: 08. Juli 2008, 01:03:18 von Flasher » Moderator informieren   Gespeichert

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Fermat
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« Antworten #8 am: 08. Juli 2008, 01:55:12 »
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Er will damit sagen, dass es wohl kein großartiges Problem sein wird bis auf 9nm Strukturgröße herunter zu skalieren. Erst dann wird man große Mühe haben die Strukturgröße weiter zu verkleinern.

Ab einer gate-length von <5nm hast Du bei derzeitig verwendeten Materialien viel Spaß mit Tunneleffekten. Und ein Transistor, der auch leitet, wenn er nicht geschaltet ist, ist ein ziemlich nutzloser Transistor. Alles, was dann in den Bereich <=10nm geht ist dann ein Fall für aktuelle Forschung, wo Thomas offensichtlich auch beheimatet ist.
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Thomas
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9459367
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« Antworten #9 am: 08. Juli 2008, 09:45:35 »
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Da muss ich mich doch auch noch mal einklinken.  Smiley

Ihr habt das richtig verstanden.

Bei der Skalierung sind die Tunnelströme über das Kanalgebiet nicht das gigantisch große Problem, da solche Kurzkanaleffekte zu großen Teilen Feldstärkeabhängig sind.

Das größte Problem ist die Einsatzsspannung (oben Vt genannt). Diese hängt von vielen Dingen wie der Dotierung im Kanal, der Gateoxiddicke (Effective Oxide Thickness, EOT) und der Gatemetallisierung ab. Bei Kanallänen von weniger als 10 nm besteht der Kanal aus etwa 50 Atomen, die Dotierung im Kanal muss für einen soclehn MOSFET entsprechend der Skalierungsvorschriften etwa 10E21 /cm³ betragen, also etwa jedes zehnte Atom im Kanalgebiet.

Aus statistischer Streuung kann man sich denken, dass dort statt fünf manchmal nur vier oder drei, manchmal vielleicht sechs oder sieben Atome dort landen, was Schwankunen in der Einsatzspannung des Transistors erzeugt. Es ist nachvollziehbar, dass sich nur schwer Schaltungen aus solchen Transistoren zusammensetzen lassen, wenn die Transistoren bei unterschiedlichen Spannungen einschalten.

Herangehensweisen sind dafür zum einen Transistoren mit mehreren Gates (Multigate MOSFETs, MuGFETs), die bei gleichem Flächenverbrauch eine größere aktive Fläche haben, da sich z.B. im Fin-FET das Gate um eine Siliziumfinne herum auf drei Seiten "wickelt", oder neuartige Bauelemente wie der Tunneltransistor (TFET), bei dem die unvermeidlichen Tunnelströme gezielt genutzt werden. Da der Tunnelbereich sehr klein ist, ist hier auch die Skalierung unkritischer als beim gewöhnlichen MOSFET, dafür bestehen hier andere Nachteile, da das Verhalten oftmals von dem des gewohnten MOSFETs abweicht.

Ein weiteres, bislang noch nicht angesprochenes Problem ist überhaupt die Herstellung solch kleiner Strukturen, in Bezug auf Masken, Belichtungstechniken, Ätze und Abscheidung von Materialien.

Intel betreibt derzeit immer noch die Politik des "aggressivly scaled MOSFET", während speziell die Forschungskooperation um IBM in East Fishkill verstärkt Alternativen betreibt.
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